modmix hat geschrieben:Der FPGA läuft mit 3,3V. 1,2V heben das SPDIF-Signal an, damit es mehr um die Schaltschwelle wackelt => wird daher wohl auch bei AES benötigt.
=> AES-Signal > 2Vpp ist in der Tendenz zu groß.
Hallo Ulli
bei der differentiellen Eingangsstufe macht das m.E. wenig Sinn, die positive Verschiebung macht sich ebenso negativ beim gleichzeitig angesteuerten invertierenden Eingang.
Wollte man verhindern, dass der positive Eingang negativ angesteuert wird, oder dass überhaupt eine positive Schwelle überschritten werden kann?
Dieselbe Frage gilt für höhere Eingangsspannung als Betriebsspannung.
Bei zulässigen 0,5Vpp bis 5Vpp per AES/EBU kommt man dann schon ins Schleudern, und gewiss hat der Entwickler den normüblichen Bereich berücksichtigt. Es kann nicht angehen, dass eine angepasste Eingangsplatine Quellen ausschließt, die normentsprechend sind aber dann nicht durchsteuern oder normentsprechende Signale den Eingang zerschießen. Aber die 1,2V hätten auch schon fest installiert werden können, wenn sie für AES/EBU erforderlich wären.
Aus den 330 Ohm für den etwa 75 Ohm Abschluss lässt sich schließen, dass etwa 100 Ohm für den symmetrischen Eingang fest installiert sind (330][100=76,7).
Hier schlummert offenbar noch Optimierungspotenzial und es könnte sich lohnen, den Abschluss des Digitalkabels zu optimieren, Reflexionen zu minimieren - unter Berücksichtigung des verwendeten Kabels.
Grüße Hans-Martin
